カテゴリー別アーカイブ: デバッグ事例

ArduinoのWireライブラリに関するTips

皆様、ご無沙汰しております。代表の國頭です。

「デバッグ事例」のカテゴリでは、ほぼ6年ぶりの更新になりますがどうぞ宜しくお願い致します。

さて、表題にありますように「ArduinoのWireライブラリ」について、ここ数年疑問だった事が解決したので、私の備忘録も兼ねて記事を書いてみたいと思います。

Arduinoについてはご存じの方が多いと思うので、ここでは詳細な説明は省きますが、私はI2CやSPIなどで制御できるデバイスの評価用プラットフォームとして使っています。

つい先日、温湿度センサーである、Sensirion社製「SHT31」を評価する機会がありましたので、その時に得られた知見をご報告したいと思います。

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ADF2012でご覧に入れた動画

 以下に当日流したビデオ3本を掲載致します。YouTubeにあるデバッグ・ラボ公式チャンネル上がっていますが、ここに埋め込んでおきます。

 また、このリンクから入りますと、以下3つの動画が連続再生れまます。合わせてご利用下さい。
 
 
1.電磁界解析結果の可視化(その1)

2.電磁界解析結果の可視化(その2)

3.電磁界解析結果の可視化(その3)

ADF2012当日の様子

 2012年10月16日(火曜日)、秋葉原コンベンションホールにて開催された、アジレント・テクノロジー様(現:キーサイト・テクノロジー様)主催、「ADF2012」講演者として参加、展示もさせて頂きました。

講演内容は、
 
「どこまで使える?」プリント基板設計でのADS応用
 
です。非常にシンプルな回路(3信号コンバイナ)ではあるのですが、12.5Gbspもの信号が通過するので、詳細な解析が必要でした。分かったことは、
 
  • 1005チップ抵抗を抵抗塗布面を下にして実装・ハンダ付けすると、12.5Gbpsも通過可能な、非常に良いシグナル・インテグリティ特性が得られる。
  • 幅wのマイクロストリップラインの電気力線は、その中心から±1.5wに集中する。私は勝手に「3wの法則」と呼んでいるが、それが電磁界解析で間違いないことが確認できた。逆に言うと、±1.5wより外側にグラウンドや部品取り付け用のパッドやパターンがあっても、マイクロストリップラインを通過する信号のシグナル・インテグリティに、大きな影響を与えることはない。
  • マイクロストリップライン直下のグラウンド面を容易に抜くと、シグナル・インテグリティに対して、大きな影響を与える。

 これら3点は、エンジニアの経験則としてよく知られていますが、これがADSによって理論的に正しく、経験則が「理論」あるいは「ADSで再利用可能なライブラリ」となったことは、大変意義深く思います。

当日のスライドPDFは、アジレント・テクノロジー(現:キーサイト・テクノロジー)様の許可が得られ次第、掲載致します。
 まずは、当日の様子を写真で。さらに当日ご覧頂いた動画をYouTubeにアップしましたので、次ページに埋め込んでおきます。
 ADF_2012_Address-1
(上記写真ご提供:CQ出版社様
 
ADF_2012_Address-2
(上記写真ご提供:アジレント・テクノロジー様
ADF_2012_Address-3(上記写真ご提供:CQ出版社様

メンターグラフィックス様と面会

 前ページからの続きです。

 
 ATEサービス株式会社様のブースを後にして、メンターグラフィックスジャパン様のブースに向かいます。いやー、この不況期に結構な人手ですね。ちょっと驚きました。
 
 実は、昨年このEDSフェアに参加したおり、メンターグラフィックスジャパン様が、プリント基板向けに開発したPIソリューションツール、「Hyperlynx PI」を発表され、その発表の際に担当者の方と名刺交換をし、その時に、「パワーインテグリティのすべて」を翻訳中であることをお話しし、翻訳が出来たらまたお会いしましょう、というお話しになっておりました。
 
 正直、私のような中小零細の個人事業主と会っていただけるか不安でしたが、昨年名刺交換した方と事前にメールでアポイントを取ことができ、大変ありがたく思いました。
 
 さて、お約束の14時にメンターグラフィックス様のブースにお邪魔したのですが、上記の写真のような混雑で、担当者を捜すのが容易ではなく、結構ウロウロしてました。でも、やっと合うことができ、今回翻訳した「パワーインテグリティのすべて」をお渡しできました。
 本をお渡しした後、担当者の方とお話しをしたのですが、ちょっと意外な事実が分かりました。
1.日本でのお客様は、パワーインテグリティ(以下PI)ソリューションツールへの関心はそれなりにあるが、意図しない売れ方をしている。
 
2.PI解析はプリント基板設計前に行って、ある程度PIを確保を確保した上でプリント基板のアートワーク設計に入ると、想定していたが、多くのお客様が、「PIの不具合によるノイズは、シミュレータでは予見できるはずがない。だから、プリント基板設計が出来上がった後でないと解析不可能である」という見解をもっており、我々としては戸惑ってる。
 
 とのお話しでした。特に、「ノイズはシミュレータでは予見できない」という認識には、とてもびっくりさせられました。
 
 個人的には、EMI(不要輻射ノイズ)の問題は、SIやPIが確保されていないからこそ問題になると思っています。従って、SIやPIのソリューションを使って、電磁界解析を行えば、かなり高い確率で予見可能なはずです。
 
 純粋に「ノイズ」と言われるのは、いわゆる「熱雑音によるランダムノイズ」のみで、他は何か理由があって「信号源」が発生し、そこから出る電波を「不要輻射ノイズ」と呼んでいるに過ぎません。この不要な「信号源」を予め予見できるらな、これに越したことはありません。
 これは、ジッタにも言えることで、ジッタの中で、原因があって発生するジッタを「デタミニスティック・ジッタ(Deterministic Jitter)と呼びます。これは何らかの原因があって発生するジッタで、この発生原因を取り除けば、トータルなジッタは減り、熱雑音によるランダムジッタに限りなく近づいて行きます。
 
 プリント基板設計が済んで、部品実装まで終わった段階でPI解析をしても、不要輻射ノイズ「信号源」が特定できるだけで、手の打ちようがないと思います。もし作成された基板が多数の層構成を持っていたならば、手を打つといよりも新規設計とほとんど変わらないことになり、一回目の試作の意味がありません。
 このことによって、製品の投入時期にもズレが生じ、下手をすると大変な損失を生む可能性を秘めています。
 
 この話を聞いて、デバッグ・ラボとして何ができるか考えてみたのですが、EDAベンダーさんは、おそらく計測機器をお持ちでないであろうから、デバッグ・ラボが使える測定器を使って、PIソリューションツールと同じ結果が実測でも得られるよ、というのを証明するのが良いのかな、と思い始めました。
 
 PDNの各種パラメータの測定法は、ざっくりですが「パワーインテグリティのすべて」に記載があります。この方法を使って、EDAベンダーさんが設計したプリント基板のPDNパラメータと、そのデータを元にデバッグ・ラボがその基板を作成し、PDNパラメータを測定した上で、EMIも問題がないことを証明する、というのが良さそうです。
 
 暫く時間がかかるかもしれませんが(2月中旬から4月始めまでちょっと別のことで急がしいので・・・)、こういった具体例があると、お客様もハッピーになれるし、EDAベンダーさんもハッピー、そして私もハッピーになれます。すこし考えてみましょう。
 
 あと、メンターグラフィックス様のブースで気になったのは、PCBソリューションツールである、「PADS Suite」。

PADS_Suite.jpg
 現在、PCB設計は外注さんに頼んでいますが、もしかしたらこの手のツールが必要になるかなぁ、とも思ってます。取りあえず「PADS Suite LS」だけ購入して、基板設計を行い、お金が儲かったら、ESまで上げればSI解析も可能だし、Hyperlynx PIとの連携も可能ですね。
 
 一応「低価格」を謳ってますが、どこまで低価格なのか、ちょっと分からなくてびくびくしてます(^^;)
 
次ページに続きます。

EDSfairに参加

 最新情報でもお知らせしましたが、1月28日(金曜日)に、パシフィコ横浜で開催された「EDSフェア」に参加してきました。

 
EDSfair_2010.jpg
 最近展示会はあまり行かなくなったのですが、この展示会は、シグナルインテグリティ関連のツール類が多く展示されており、私のメインの仕事である、ハードウエアデバッグに役に立つ情報が満載されている展示会だと思います。
 
 今回の目的は、
1.現状EDAベンダーさんのツールがどの程度まできているのか?特に私のような、ボードレベル設計者、あるいはハードウエアデバッグに役に立つツールがあるかどうかの調査
 
2.昨年、数社からパワーインテグリティ関連のソリューションツールが発表されていた。一年経った今、これらのツールの状況と、この1月20日に発売された、私が翻訳に関わった本、「パワーインテグリティのすべて」と絡めて何かEDAベンダーさんと何らかの「アライアンス」によって、Win-Winの関係が築けないかを探る
 
 が主目的でした。
 
 まずは、1.から。入場登録を済ませ、まずは会場をぶらぶら。取りあえずパワーインテグリティソリューションを出していそうなベンダーを探します。ふと見ると、「Sigrity(シグリティ)」なる会社名を発見。これはどうみても、「シグナルインテグリティ」用のソリューションを提供してるでしょう、と思ってブースに近づくと、まさにPIのソリューションをデモ中。
 
 ソリューションの名前は「OptimizePI」。PCB設計データを読み込んで、PDNの特性を計算し、さらにLSI等のアクティブ部品を搭載した場合のPDN特性を計算し、そのデータを元に、デカップリングコンデンサの最適値と最適位置を求めるというもの。
 
 まさに、これですよ。欲しかったのは。
 
 ひとしきり説明員の方とお話しして、私が翻訳した「パワーインテグリティの全て」を取り出すと、説明員の顔色が変わりまして、表紙に書かれている私の名前と、EDSフェア用のバッチの名前を見比べて「え〜〜〜」と叫んでいただきました(^^;)
 
 この「Sigrity」製品を取り扱っている「ATEサービス株式会社」の説明員の方だったのですが、すでにこの「パワーインテグリティのすべて」をご購入いただいたとか。ありがたいお話しです。
 
 色々と業界話に花が咲き楽しい時間を過ごすことができました。特にアライアンスの話は出ませんでしたが、ATEサービス株式会社様は武蔵溝ノ口にあるとのことで、何かあればご訪問して何らかのアクションがとれるかな、と思います。
 
次ページに続きます。

日本語版への序文と監訳者序文

 さて、前のページでご紹介した、「パワーインテグリティのすべて」には、原著の著作者である、アメリカ、ジョージア工科大学の、Dr.Madhavan Swaminathan(マドハバン・スワミナサン博士)から、日本語版への序文を頂きました。その一部をここに紹介し、全文は、PDFとしてここに置いておきます。

 
(引用ここから)
2007 年の出版当時、この本が日本語に翻訳されるとは思ってもみなかった。それを実現してくれた訳者の國頭延行、荒井信隆、川田章弘の各氏と須藤俊夫教授に感謝の意を表したい。この本で紹介しているトピックのいくつかは、日本の友人たちや同僚との議論や協力の結果として生まれたものだ。何人かの方とは個人的にも友好を深めた。ここ
に、これらの方々の貢献を、誇りと称賛をもって紹介させていただきたい。
(ここまで)
Dr.Madhavan Swaminathanが書かれた「日本語版への序文」の全文PDFは、こちらから(pdfファイルが開きます)。
 
 また、監訳者である、芝浦工業大学の須藤俊夫先生が、この本の発刊に寄せて、監訳者序文を書かれています。その一部を以下に紹介します。
 
(引用ここから)
本書の構成は、第1 章ではLSI の課題を概説することから始め、PDNやターゲットイ
ンピーダンスなどの本書全体を理解するための背景や必要な考え方を説明している。次
いで、PDNの主要な役割を果たしているプレーンの電気的挙動や、同時スイッチングノ
イズの解析にそれぞれ1 章を割いている。またモデル化のための数値解析やマクロモデ
リングなどの解析手法が紹介され、数学的にも難解な受動性(passivity)や因果律
(causality)について、具体的な説明を加えている。最後の第5 章では応用例として、パ
ワーインテグリティの課題を具体的につかむために、数多くの実例が詳細に記述されて
いる。
本書はパワーインテグリティを考えるうえで、チップ、パッケージ、ボードをどう扱
おうかという新しい試みがたくさんあり、読んでいて楽しくなる。内容の難度は高いが、
一度通して全体を読んでみることをお勧めする。随所に実際の評価基板や解析モデルが
含まれて、理解を助けている。
(ここまで)
須藤俊夫先生による「監訳者の序文」の全文PDFは、こちらから(pdfファイルが開きます)。
 
最後に、翻訳者代表として、國頭延行が「訳者あとがき」を書きましたので、その全文PDFで置いておきます。
國頭延行による、「訳者あとがき」の全文PDFは、こちらから

日本語で解説された唯一のパワーインテグリティ解説書発売

 最新情報のページでもご紹介しましたが、デバッグ・ラボ代表、國頭延行が翻訳に携わった、
パワーインテグリティのすべて」が、2010年1月20日に翔泳社様より刊行されます。
Power_Integrity_Cover.jpg この本は、2007年にアメリカで発行された、Power Integrity Modeling and Design for Semiconductors and Systemsの翻訳版です。
 
 「パワーインテグリティのすべて」は、恐らく日本で初めて刊行される、「パワーインテグリティ」に関する詳細な解説書です。以下、「パワーインテグリティのすべて」の内容をかいつまんで説明いたします。ご購入に対する参考になれば幸いです。
 
 5章で構成されており、第1章はパワーインテグリティの基本概念が丁寧に解説されています。この章を読めば、「パワーインテグリティ」、「電源分配ネットワーク(PDN)、「ターゲットインピーダンス」、「プレーン」といった、パワーインテグリティを理解するための重要なテクニカルタームの理解が出来ると思います。
 第2章は、PDNの中でも最も重要な概念である「プレーン」の説明と、「プレーン」をどのようにモデリングしてシミュレーションすべきかが議論されています。
 第3章は、同時スイッチングノイズ(SSN)が、PDNに与える影響について言及され、SSNが発生するメカニズムと、その抑制方法が解説されています。
 第4章は、PDNをタイムドメイン上で解析する為の手法を、数学的アプローチで解説しています。
 最後の第5章は、第1章から第4章までの内容をふまえ、パワーインテグリティのテクニックを駆使した応用例が紹介されています。具体的に言うと、
 
  • サンマイクロシステムの高速サーバ
  • ラムバス社の高速シリアルリンクI/Oの性能を生かすPCB設計
  • IBM社のHyperBGAパッケージの解析と実測
  • 高周波における誘電体の誘電率測定法
  • デュポン社が開発した基板埋め込み型のデカップリングキャパシタ
  • パナソニックが開発したRF/ディジタル回路混載を可能にする、EBG(Electricband Gap)構造
です。
 多少難しい内容も含まれますが、一通り読まれることをお勧めします。
 
 もしお時間がない、と言う場合は、まず第1章を読み、続いて応用例が数多く紹介されている第5章を読まれると良いでしょう。第5章を読みながら分からない内容が合ったら、その項目が書かれている章または参考文献をあたられると良いでしょう。
 
次ページに、日本語版への序文、監訳者序文及び國頭延行によるあとがきの一部抜粋と、全文PDFを掲載しました。この文書も参考になるかと思います。
 
2月1日
追記
お陰様で、Amazon.co.jpにて、好調な売れ行きをしてしております。
 
2月1日、朝6時40分現在、全カテゴリー >  > 科学・テクノロジー > 工学 > 電気工学にて、14位です。
Rank_14_on_Feb-1.jpg

理工書ですので、第一刷はそれほど沢山印刷しておりません。お早めの購入をお勧めいたします。

【新連載】日英翻訳に関する苦労話 Part.1 「鳩の穴」

2015年9月22日追記:

記事の後半部分が失われてしまっています。恐らく2014年末にホスティング会社を変えた時に何か起こったようです。復帰次第、最新情報でお知らせしますので、暫くお待ち頂ければ幸いです。

 

 現在、レクロイ・ジャパン様(現:テレダイン・レクロイ・ジャパン様)向けに、シグナル・インテグリティ分野のパイオニアである、ハワード・ジョンション博士Dr. Howard Johnson)が書かれているアプリケーションノート「Fundamentasl of Signal Integrity」を翻訳させていただいています。


 「最新情報」にも少し書きましたが、「Fundamentals of Signal Integrity」の翻訳版である、「シグナル・インテグリティ基本」が発行された、というE-mail配信があると、レクロイ・ジャパン様のWEBサーバーへのアクセスが、最大で通常の5倍まで増えたとか・・・

  ありがたいお話しです。
 
 そう言うこともあって、今回は今まで行った翻訳にまつわるTips等を紹介しましょう。
 
●「鳩の穴」って何?

 最初にお金を頂いて翻訳をしたのは、CQ出版社から発行されてる「アナログ・テクノロジシリーズ OPアンプ大全」でした。原本はアナログデバイセズ社が発行している「OP Amp Applications」と呼ばれる1000ページ以上はある本です。当然ながら私一人では出来ませんから、CQ出版社の著者の会である「電子回路技術研究会」のメンバーの内約10名程で翻訳を始めました。


 翻訳を始めてみると、電子回路やOPアンプの知識だけではなく、英語圏で使われている「ことわざ」とか「日本にはないけれど、欧米では当たり前の言葉」を知っていないと翻訳が出来ない事態に陥ります。
 「OP Amp Applications」の翻訳を始めて、最初に出会った言葉で苦労したのは、「pigeonhole」という言葉です。直訳すると、「鳩の穴」ですよ。でも前後の文脈を考えてもそう言う訳は考えられないのです。
 手元にある英和辞典を引いてみても、まったく分からず、なぜこんな言葉が出てきたのかが、全く理解出来ませんでした。
 再度原文を見てみると、こんな文章でした。
 
OP Amp Applicationsから引用ここから)
So, it should be obvious that categories of op amps are like an infinite set of analog gray scales; they don’t always fit neatly into pigeonhole, and we shouldn’t expect them to.
(ここまで)
 
 この文章の前の文脈には、「最近のOPアンプは沢山の種類があり、昔なら成り立たなかった『CMOS OPアンプだけれど、高速動作が可能なOPアンプ』とか、『GB積が100MHz程度でかつ、高精度のOPアンプ』といったものがある」という文章があり、そのことから、上記の英文を訳すと、
 
「ですから、OPアンプのカテゴリは、無限の連続したグレースケールカラーのように、簡単に分類できないのです。ということは、OPアンプは、 pigeonholeの中にちゃんと入るわけではなく、設計者は「pigeonholeにちゃんとに入る」とは期待しないことです」
という「ラフな訳」が完成したわけです。
(以下、文章が切れています。復帰次第「最新情報」でお知らせします)

ビアのあるマイクロストリップラインの特性解析 Part 6(まとめ)

Part 1からPart 5までで検討した内容をこのパートでまとめておきます。

1.ビアを介して層を渡るマイクロストリップラインのSパラメータを良くするためには、層を渡っているビアの近所にグランドビアを打つ。
2.グランドビアも、層を渡っているビアの近傍に2個対称に打つだけでは、Sパラメータ(特にS11とS21)の大きな改善が見られない(Part 3)
3.現在の所、マイクロストリップラインが層を渡るビアの近辺に対称に6個のビアを打った場合が最良の結果を得られる。
でした。
 今回シミュレーションしたマイクロストリップラインの構造をまとめておきます。
プリント基板の層構成
第1層:銅箔(t=40um)
誘電体:FR-4(Er=4.5、t=220um、tanδ= .0004)
第2層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=930um、tanδ= .0004)
第3層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=220um、tanδ= .0004)
第4層:銅箔(t=40um)
 
マイクロストリップラインの幅と長さ
幅 W=0.4mm
全長 L=40mm
 
ビアの直径とスルーホールの直径
ビアの直径 R=0.3mm
スルーホールの直径 r=0.2mm
 
グランドビアの配置寸法(図1の通り)
 
best_result_layout.jpg

 

図1 最良の結果を得ることができたグランドビアレイアウト(クリックで拡大)
 
 くどいですが、このレイアウトで得られたSパラメータ(S11とS21)を図2の示します。
 
6holes_via_through_L1_2_L4_Spara.jpg

 

図2 図1のレイアウトで得られたベストのSパラメーター(クリックして拡大)
 ここまでデータがそろったので、次回は実際にこ
の寸法でマイクロストリップラインを作ってみて、S11、S21の実測データがあうかどうか、検証してみたいと思います。
 最後になりましたが、Genesysを使わせていただき、さらに操作上の質問に対しても丁寧に対応していただいた、アジレントテクノロジー様(現:キーサイトテクノロジー様)に深く感謝いたします。
Part5に戻るには、ここをクリックしてください。

ビアのあるマイクロストリップラインの特性解析 Part 5

 Part4で紹介した、グランドビアはL2とL3を接続するだけにしていたのです。これは計算スピードを上げる為なのですが、このような構成を実際のプリント基板で作ろうとすると、とんでもないコストがかかります。

 
 そこで、ビアは、L1 – L2 – L3 – L4とまさに「貫通ビア」にする必要があります。その為には、ビアのパーツをグランドビアの所にあと2つ追加することにします。
 
 ビアのプロパティとして、どこの層からどこの層まで貫通させるか、というものがあるのですが、最初に追加したビアは、L1からL2まで(図ではM1からM2となっているが、MはMetalの略で、金属層のこと)の物1個(図1)とL3からL4までのもの1個(図2)です。L2からL3にわたるビアはそのまま使いました。なお、図1と図2では、それぞれのビアをずらして見やすくしてあります。
6holes_via_property.jpg
図1 L1からL2にわたる貫通ビアのプロパティ
6holes_via_property2.jpg
図2 L3からL4にわたる貫通ビアのプロパティ
 では、Part4の最後でベストの結果(共振点が無い)を出したグランドビアの配置(Part4の図5)はそのままで、L1からL4までの貫通ビアを、図2図3の要領で取り付けてシミュレーションした例を図4に示します。
6holes_via_through_L1_2_L4_Spara.jpg
図4 Part4の図5と同様のグランドビアの配列で、グランドビアをL1からL4まで全てに配置した場合
 
 残念ながら、2.7GHzと3.5GHz近辺に共振点が出てしまいました。これは、マイクロストリップラインの近傍に金属があるためでしょう。
 
 マイクロストリップラインがL1からL4へと遷移する近辺には、6つのビアがあり、そのビアの金属(特にグランドに接続されているビア)とマイクロストリップラインの相互の影響により、共振点が生まれた物を推察されます。
 
幸いなのは、それほど大きな共振点ではなく、おそらくこの程度ならシグナルインテグリティに影響はでないであろう、と言うことです。
 
 図4の特性よりももっと良い物が得られないかどうか、いろいろやってみましたが、Part4の図5ほどのものは得られず断念しました。 
 Part4に戻るには、ここをクリックしてください。          まとめはPart6で。