デバッグ事例」カテゴリーアーカイブ

ビアのあるマイクロストリップラインの特性解析 Part 4

L1からL4へ遷移するマイクロストリップラインのビアには、縦方向に電流が流れるわけですが、この電流の戻り(リターン)を確保するため、その信号ラインビアの近辺にあるグランドにビアを設けることで、周波数特性(S11、S21)が改善することが分かりました。

 前回ではグランドのビアの数は2個でしたが、図1のように4個に増やしてみました。
4vias_nearby_via_of_msl.jpg
図1 L1からL4にわたるビアの近辺にあるグランドに4個のビアを打つ
 この状態のSパラメータ(S11、S21)は図2の通り。
4holes_nearby_VIA.jpg
図3 グランドビアを4個打った場合
 2個の時より若干ですが改善されています。さらにもう2個、つまり合計6個のグランドビアを打った状態を図3に示します。
6holes_nearby_VIA.jpg
図3 L1からL4にわたるビアの近辺にあるグランドに6個のビアを打つ
 この時のSパラメータの計算結果を図4に示します。
6vias_nearby_via_of_msl.jpg
図4 グランドビアを6個打った時のSパラメータ計算結果
 かなり改善できました。それでもまだ共振点が残っています。そこで、6つのグランドビアの配置を変えて共振点が無くなるか、試行錯誤することにしました。「カット&トライ」のようで、あまり褒められた方法ではありませんが、せっかくシミュレータがあるのでトライすることにしました。
 いくつかのパターンを試したところ、図5の配列がベストと分かりました。
best_6holes_nearby_VIA.jpg
図5 Sパラメータを最適化した6個のグランドビアの配置
 この配置の時のSパラメーターが図6です。
Best_S_Parameters.jpg
図6 図5の配列で、最良のSパラメータを得た。これなら文句はないはず。
 さて、これで一安心と思ったのですが、ふとレイアウトを見直して「これは現実とは違う」と気がつきました。その件に関しては、次回をお楽しみに。
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ビアのあるマイクロストリップラインの特性解析 Part 3

 前回までで、ビアのあるマイクロストリップラインの特性に関するシミュレーションの基本は出来たと思います。 

 ですが、まだ共振点が残っているのでこれを無くす必要があります。そこで、レイアウトモデルを以下のように見直しました。
 
1.今までは、グランド面(L2、L3)を、それぞれL1とL4の対になる部分にしか配置していなかった(図1)のを、L1の下にもL3を、L4の上にもL2を配置した(図2)
Cross_section_1.jpg
図1 従来のシミュレーションで使ったビアのクロスセクション 一部グランドが無い
Cross_section_2.jpg
図2 今回からシミュレーションで使うビアのクロスセクション 全ての層にグランドがある
 
2.ビアの形状を長方形であったのを、円形形状にした(より現実に近いものとした)(図3)
connect_lines_by_round_via.jpg
 図3 ビアの形状を丸形にした
 
3.コネクタ近辺に、全グランド面(L2とL3)を接続するビアをもうける(これも現実の回路に近づける為)(図4)
via_nearby_connector.jpg
 図4 コネクタのすぐそばにグランドビアを打つ
 
 これらの対策を行って、まずはL1とL4間のラインの接続に丸形ビアをつけたときの、S21とS11を計算してみました。その結果が図5です。
S21_S11_dara_of_1_round_via.jpg
図5 L1とL4のラインを1個の丸形ビアで接続したときのSパラメータ
 
 正直なところ、これでは使い物になりません。ではどうするか?実は、Part2で紹介したモデルでは、ビアの周りのグランドは相互に接続されており、ビアに沿って縦方向にも電流が流れるようになっていたのです。その為、電流分布が以下の図6のようになっていました。
3d_current.jpg
図6 ビア付近の電流分布。マイクロストリップラインのビアの周りにもグランドがあるのが分かる。
 今回もこれを行います。その為には、マイクロストリップラインをL1からL2に接続するためのビアの他に、そのビアの周りにもグランドを相互に接続するビアを打ちます。その様子が図7です。 
via2_nearby_via_of_microstr.jpg
図7 L1からL4へわたるマイクロストリップラインのビアの近傍にグランドビアを打つ
 
 この時のSパラメータが図8です。
via2_near_via_of_microstrip.jpg
 図8 グランドビアを追加することによる周波数特性の変化
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ビアのあるマイクロストリップラインの特性解析 Part 2

 前回は、とりあえず中間にビアがあって、第1層から第4層へと変わるマイクロストリップラインの特性を、Genesysを使ってシミュレーションするための方法を示しました。
 実はこのやり方は、私が参加したアジレントテクノロジー様主催の
ジレントEEsof EDA フォーラム2008でお会いした、Genesys専任のアプリケーションエンジニアに教えていただいた方法です。フォーラム参加時、お互いに時間があったので、そのアプリケーションエンジニアの方に別室で手取り足取り教えていただきました。
 
 アジレントのUさん、本当にありがとうございました。
 
 これからの目標は、この形状をひな形にして、前回見られた共振点を無くし、リーズナブルな特性を持つマイクロストリップラインの形状を見つける事とします。
 まず考えるべきは、なぜこのような共振点が出来たかです。
 
 最も考えられるのは、ビアの部分が分布定数回路ではなく、集中定数回路部品、すなわちインダクタンス成分にみえている、ということでしょう。
 
 前回の図(図1として再掲)ビアの部分の金属(グランド)の抜きが多いように感じます。つまり、分布定数回路をミクロでみると、小さなインダクタンスが直列に接続され、そのインダクタンスとグランド間にキャパシタンスが並んでいるということになっているのですが、この構造が大きく崩れているのではないか、と考えました。
 
Close_look.jpg
 図1 最初のシミュレーションの形状 マイクロストリップラインとグランドの間隙は0.2mm
 そこで、伝送線路とグランド間のキャパシタンス成分を増やして、集中定数回路的にみえるようにするため、ビア部分のマイクロストリップラインとグランド間の距離を、0.2mmから、0.1mmにしてみました(図2)
 
narrow_gap.jpg
図2 マイクロストリップラインとグランドの間隔を0.1mmにした
 その時のSパラメータが図3です。
narrow_gap_S_parameter.jpg
図3 図2の形状時のSパラメーター
 
 やはり2.5GHz付近に共振点はあるものの、S21のデータが若干よくなり、S11は共振点における値はあまり変化はないものの、全体的に良い方向(値が小さくなっている)に向かっています。
 
 そこで、縦方向だけでなく、横方向のギャップも狭くしてみたらどうなるかシミュレーションすることにしました。
 0.65mmのギャップを0.15mmまで狭くしてみたのです。その時の形状が、図4です。
 
most_narrowest_gap.jpg
図4 ギャップを0.15mm x 0.1mmとした
 
 図4の形状でシミュレーションを行った結果が図5です。
 
most_narrowest_gap_S_para2
図5 共振点が高い周波数に移動したがあまり改善は無かった
 
 共振点は高いところに移動したものの、残念ながら良い結果は得られませんでした。その後、いろいろとギャップを変えてみたのですが、あまり良い結果が得られません。とにかく共振点が消えないのです。
 
 そこで、シミュレーションに使っているモデルを考え直すことにしました。特に、今回のモデルの場合は、計算時間を高速にするため、L1の下にあるのは、誘電体層とL2だけで、その下の誘電体層やL3は無いことになっています。L4層も同様です。
 ビアの部分は、全ての層を横断するわけですから、全ての金属層及び誘電体層の影響があるはずです。
 
 最終的にモデルを作り直すことにしました。
 
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ビアのあるマイクロストリップラインの特性解析 Part 1

 アジレントテクノロジー様(現:キーサイト・テクノロジー様)ご厚意により、パーソナル電磁界シミュレータ、Genesysを使わせていただいています。

 前々から気になっていた、ビアのあるマイクロストリップラインの特性解析を、Genesysを使って行ってみました。
 
 特に、前回のデバッグの時に苦労した経験から、電磁界シミュレータで確認してみたかったのです。Sパラメータがリーズナブルな値となる条件を割り出せれば、その条件で実際のマイクロストリップラインを作成し、特性を測定してシミュレータの結果とどの程度あうか確認してみたいと思います。
 
 今回はその一回目で、取り上げるのは、層板の第1層から第4層へビア経由でつながっているマイクロストリップラインです。
 
 層構成は以下の通り。
 
第1層:銅箔(t=40um)
誘電体:FR-4(Er=4.5、t=220um、tanδ= .0004)
第2層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=930um、tanδ= .0004)
第3層:銅箔(t=35um)
誘電体:FR-4(Er=4.5、t=220um、tanδ= .0004)
第4層:銅箔(t=40um)
 
 マイクロストリップラインの全長は40mmとし、中間の20mmにビアを打って、マイクロストリップラインが、第1層から第4層へと層が変化します。
 シミュレーション用の図面(Layout)を以下の図1に示します。
First_Model.jpg
図1 解析するマイクロストリップラインの外観図
 
 さらに、ビアの部分を拡大したものが図2です。
Close_look.jpg
図2 図1のVIA部分の拡大図
 
 シミュレーション時間を短縮するため、第1層の下には誘電体とベタグランドの第2層しかなく、その下には、第3層、第4層はありません。同様に、第4層とベタグランドの第3層の上には第2層、第1層はありません。立体的に見ると図3のようになっています。
3d_current.jpg
図3 ビア部分の立体図(アジレントテクノロジー様ご提供)
 
 さて、このレイアウトで0GHzから5GHzまでSパラメータ(S11、S21)を計算してみました。その結果が図4です。
S_Parameters.jpg
図4 図1の形状でシミュレーションした結果
 
 特に考慮をしているわけではないので、2.5GHz付近に急峻な共振点があります。この特性のまま高速の立ち上がりを持つステップ信号を通すと、立ち上がり部に約2.5GHzの周期を持ったリンギングが発生します。これを無くすことが最終目標です。
 
 で、検討を重ねた結果、最も良かった形状のSパラメータが図5です。
Best_S_Parameters.jpg
 Part 2以降は、この図5の特性になるようにどのような事をしたか、を順次紹介します。
 
Part2はこちらをクリックしてください。

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プリプレグの誘電率は2.7だったのか?

8月29日に、アジレントテクノロジ社キーサイトテクノロジ様が主催する「50万円台からの高周波シミュレータGENESYS体験セミナ」に参加してきました。

 この手の高周波シミュレータは、同じアジレントテクノロジ社キーサイトテクノロジ社ADSが有名ですが、あまりにも高価(最低構成で120万円)なので手が出ません。
 一方、「GENESYS」は50万円台からということで、なんとか手が出るかもしれない、と思い、体験セミナーに参加してきました。
 それに先立ち、GENESYSの体験版を入手し、30日間すべての機能が使えるライセンスキーを発行してもらいました。
 結果的にはGENESYSでは、私がやりたいこと(マイクロストリップラインで接続された高速シリアル信号のアイパターン観測)ができないことがわかり、それを行うためにはADSが必要で、年間保守料込みで375万円かかるとのこと。これでは手が出ません。
 ですが、せっかくGENESYSのライセンスがあるので、前回のプリント基板のマイクロストリップラインのインピーダンスに関して別の観点からGENESYSと実測データを元に検証してゆきたいと思います。
まず、下の図をご覧ください。
080414_NEW_PCB_TDR_PropDela.jpg

これは何を意味しているかと言うと、テストクーポンの長さ130mmに対してマイクロストリップラインの入り口(Start)から出口(End)までの時間を測定し、実効誘電率を測定しています。画面右のDielectric cがその値です。ここでは「2.16」という値が測定されました。

この実効誘電率をGENESYSの機能「TLINE」を使って計算してみました。条件は、前回と同じで以下の通り。
  1. プリプレグの誘電率は3.6
  2. マイクロストリップラインの幅は、0.5mm
  3. プリプレグの厚みは0.24mm
  4. 銅箔の厚みは35μm(0.035mm)

この条件で計算すると、確かにマイクロストリップラインのインピーダンスは約50オームになるのですが、実効誘電率が大きく違い、GENESYSの計算では、「2.73」とでました。実測値は「2.16」です。

ER_3_6.jpg

おそらく実測値は間違いないでしょうから、あとはGENESYSに入力するパラメータがおかしいということになります。で、やっぱり気になるのは誘電率です。

ER_2_7-h_02.jpg

誘電率のみを変えても実効誘電率が2.16に近づかなかったため、今度はプリプレグの厚みを、0.25mmから0.2mmにしてみました。すると、実効誘電率が2.16と、実験値に非常に近い値が得られました。

さらにGENESYSタイムドメイン機能を用いて、最初の図と同じTDR画面を再現してみました。この再現では、コネクタのモデルがありませんので、TDR波形の暴れは再現されません。しかしながら、マイクロストリップラインの上を伝搬する波のスピードは測定することができます。

Genesys_TDR.jpg マイクロストリップラインの条件は、先ほど計算したときと同じで、

  1. プリプレグの誘電率は2.7
  2. マイクロストリップラインの幅は、0.5mm
  3. プリプレグの厚みは0.2mm
  4. 銅箔の厚みは35μm(0.035mm)
です。
 当然特性インピーダンスは50オームに近くなります。さらにマイクロストリップラインの入り口から出口までの時間は約1.3nsと、TDR波形で実測した時間とほぼ同じでした。
 
これから導かれる結論は、「プリプレグの誘電率は2.7であった」ということです。ちょっと信じられない値ですが、実測と理論値がこうもぴったり合うと信じないわけにはゆきません。時間があれば、この基板のプリプレグのみを抜き出し誘電率を計ってみたいと思います。

半田付けプローブで観測した波形

 さて、ここまでで波形観測の準備が整いました。この回路はクライアント様との守秘義務契約があるため、詳しくは解説できませんが、いくつかの波形をピックアップして紹介します。

 以下の波形は、青いトレースのネガティブ・ゴーイングエッジを基準として、上のピンクと紫の波形の時間位置が同じかどうか確認しています。観測された波形から、時間位置がぴったり合っており、設計ミスが無かったことが確認できました。
PhaseDiff-CDRout vs SUT.jpg
 続いて、基板上でアイパターンの品質が最も問題のあるところの波形を観測してみました。とても綺麗なアイパターンです。マイクロストリップラインのインピーダンスが50オームにコントロールされた結果です。
SUT-Eye-after-mod.jpg
 続いて、750MHzのクロックエッジが、1.5Gbpsのデータをラッチするところのタイミングを観測してみました。もう少し拡大すればわかりやすかったのですが、クロックがデータのど真ん中でラッチしていることが分かります。
U6-Din Clkin.jpg
 最後に、「メタステーブル」状態が観測されるはずの所を観測してみました。見事にメタステーブル状態を捕らえていることが分かります。
U6-Din Clkin1.jpg

半田付けプローブを使ってデバッグを行う(Part 2)

 ダンピング抵抗経由でプローブを取り付けた状態が下図です。ここでは1.27mmピッチのICの差動入力端子にダンピング抵抗を半田付けして、プローブを取り付けています。 
WL400_Close_Look_1.jpg

 さらにピンピッチが0.5mmのICの差動入力端子に直接半田付けした状態が以下の図です。
WL400_Close_Look_2.jpg
 U2と書かれている部分の直ぐ右側に、半田付けプローブの先端が半田付けされているのが分かるでしょうか?

 とにかくプローブの先端を半田付けしてしまえば、あとはデジタル・オシロスコープの操作に集中でき、かつ基板が反ることもなくなります。

 とにかく基板が反ると、この基板の上に取り付けてあるチップ部品(ほとんどが1005、つまり1.0mm x 0.5mmの大きさ)が外れたり、割れたりするので、半田付けプローブは本当に助かります。

このプローブで観測した波形を次ページに掲載します。

 

半田付けプローブを使ってデバッグを行う(Part 1)

  さて、取りあえず高速信号が通過するマイクロストリップラインのインピーダンス問題には決着がつきました。
 新しく出来上がってきた基板に部品を取り付け、火入れとデバッグが本格的に始まりました。
 取りあえず火入れをするに当たって重要と思われる部分に部品を取り付けて見ました(下図)

1_5Gbps_PCB.jpg

 基板の色が黒いですが、これはレジストを付けなかった為です。通常の基板のあの緑色は、レジストの色なんですね。
 さてこの基板には、1.5Gpsbの高速シリアル信号が通ります。その信号をデジタル・オシロスコープで観測しなければなりません。私が持っているデジタル・オシロスコープ(レクロイ社 WR6200)に標準添付されているパッシブプローブでは、帯域が全く足りません。
その為、アクティブプローブを使うのですが、プローブ手に持って測定したい所に当てるのですが、基板の厚みが薄い(0.8mm)為基板がたわんでしまい、うまくプローブを当てることができません。
 これではあまりにもデバッグの効率が悪いので、かつての勤務先である、レクロイジャパン株式会社テレダイン・レクロイ・ジャパン株式会社に連絡を取って、「半田付けプローブ」を貸して頂きました。
 お借りしたのは、WaveLink Probe System D350ST」。3GHz帯域の差動プローブです。このプローブは、なんと「半田付け」ができます。そのほかにも、信号を観測したい場所にヘッダーピンを取り付けて、そこにプローブの先端を差し込むこともできます。
 プローブを基板に接続した状態を下図に示します。
WL400_OverView.jpg

再製作したプリント基板のMicrostrip Lineは50オーム

 4月初旬にできあがってきたププリント基板のマイクロストリップラインのインピーダンスが指定の50Ωではなく、57Ωになっていた件ですが、再度プリント基板メーカーに以下の条件で作り直させたところ、マイクロストリップラインのインピーダンスが50Ωになってできあがってきました。

 その条件とは、
  1. メーカー曰く、プリプレグの厚みは大きく変動しないとの事であったが、接着や熱をかけてのプレスをすることから考えて、厚みはある程度変動すると考えた。そのため、プリプレグの厚み指定は前回と同じ0.2mm。
  2. マイクロストリップラインの幅は、ある程度コントロールされていて、幅の変動はほとんど無視できるとした。
  3. プリプレグの誘電率も、同じメーカーで作るのであれば変わらないと考えて、3.6を採用。
  4. 結局、前回のプリント基板では、製造段階でプリプレグの厚みが変わったと判断。マイクロストリップライン幅を0.4mmから0.5mmに変更した。
 この条件を、アジレントテクノロジー社アバゴテクノロジー社AppCADに入れたときの結果が以下の図です。
AppCad_Result.jpg
 厚みをどうしようか迷ったのですが、とりあえず0.24mmで計算しました。この時の特性インピーダンスは49.91Ωです。試しに0.25mmで計算したら51.17Ωとなり、50Ωに対してはそれほど大きく変わらないので、幅0.5mmで作成依頼をしました。
 
 その結果上がってきたプリント基板に取り付けていたテストクーポンのTDR結果が以下の写真です。
080414_NEW_PCB_TDR.jpg
 エンド部分手前のへこみが気になりますが、ちゃんと50Ωになったテストクーポンができあがってきました。これなら問題ありません。
 再度プリント基板メーカーに確認したところ、前回製作した時と製造方法も材料も、さらに層構成も全く同じとのこと。
 やはり、製造段階でプリプレグの厚みが変化したものと考えざるを得ません。理由が不明なのが残念ですが・・・
 ともあれ、マイクロストリップラインのインピーダンスの問題は片付きました。あとは動作の確認をするのみです。

意外な原因

 昨日発覚したISIですが、その原因は意外なものでした。 

 最初は、トランスミッターからレシーバー間のマイクロストリップラインの問題だと考えていました。というのも、マイクロストリップラインの片方が、L1からL4へ行き、さらにL1に戻るような配線になっていたからです(下図)。
Crossed_MicrostripLine.jpg
 このクロス部分でISIが発生していると思ったのです。ですので、このクロスしているパターンを切り、細い50Ωの同軸ケーブルで直結してもISIは出ています。
 さらに、クロスしていないパターンをマイクロストリップラインを切って、同軸でつないでもやはりISIが出ます。
 
 こうなると全く別の理由が考えられます。トランスミッター側の波形にISIがなくて、レシーバの入力端子でISIがでるとしたら、レシーバICの入力が怪しいです。
 
 そこで、マイクロストリップラインを元に戻し、レシーバICの入力端子をマイクロストリップラインに接続しないようにして、50Ωの終端抵抗をつけるだけにしてみました。その結果が下図。
080409-non-IC.jpg
 すごくきれいです。ISIは全くありません。なんとISIの原因は、レシーバICの入力端子に存在する寄生成分だったのです。
 
 若干言い訳をさせていただくなら、レシーバに使ったICは元々ある特定用途向けのICで、このレシーバとペアになるトランスミッタを前提にしています。しかし今回は、そのトランスミッターではないICを使ったため、このようなことが起きた可能性があります。
 
 もっとも考えられるのは、レシーバの入力端子のキャパシタンス成分です。今回プリント基板を設計するとき、その入力容量を考慮した設計をしたはずなのですが、パターンを再度見直してみると、その設計が甘かったかもしれない、と思っています。
 
 また、本来ペアになるためのトランスミッターを使っていないということもあるでしょう。
 
 いずれにせよ、イレギュラーな使い方をしているわけで、そのレシーバーメーカーに問い合わせる訳には行きません。
 
 今回の回路は、このレシーバ入力にある程度のISIがあったとしても、性能には影響がでない回路にしてあるので、おそらく問題にはならないと思います。
 
 それは今後のデバッグを慎重に行ってゆきたいと思います。